Single Event Upsets in Sub-65nm CMOS technologies | Kaicus Deutschland

Single Event Upsets in Sub-65nm CMOS technologies

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Erforscht, wie Teilchenimpulse CMOS-Chips unter 65 nm stören, indem es Monte‑Carlo-Simulationen mit experimentellen Daten kombiniert und die zugrunde liegenden physikalischen Prozesse anschaulich darstellt.

Marke: Slawosz Uznanski
ISBN: 3846595519
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